8月23日消息，据外媒Thelec援引业内消息人士的话报道称，三星将在今年晚些时候推出其首批HBM4芯片，并将于2025年初开始提供样品，2025年底开始大规模量产。

　　报道称，三星预计将使用其最新一代的10nm级（10c nm，12nm）DRAM制造工艺来制造HBM4，并利用其4nm级逻辑技术来生产2048位接口的HBM4基础芯片。而采用如此精细的制造技术制造的基础芯片可PG电子网站以直接使用在三星自己的 SAINT-D 或类似封装技术的处理器上。

　　而在三星生产出其第一批 HBM4 DRAM芯片和基础芯片后，并通过晶圆厂/封装厂组装它们，这还将需要几个月或更长时间。之后，三星还需要在内部测试这些 HBM4芯片，然后开始向其主要客户提供样品进行认证，比如头部的 AI 和 HPC 处理器产商。

　　即将推出的 HBM4 标准将定义 24 Gb 和 32 Gb 层以及 4 层、8 层、12 层和 16 层 TSV 堆栈。目前很难预测三星最初的HBM4模块的配置，尽管报告称该公司将在明年下半年大规模生产12层HBM4堆栈。这些模块的速度仓将取决于多种因素，尽管标准组织 JEDEC 初步确定的速度仓高达 6.4 GT/s。

　　报告称，三星的主要竞PG电子网站争对手SK海力士将在今年下半年大规模生产HBM4，但没有透露SK海力士的HBM4样品何时开始。据The Elec报道，虽然SK海力士最初倾向于将1b DRAM技术用于HBM4 DRAM层，但三星决定采用1c生产已经引发了重新考虑。

　　SK海力士将与台积电合作，为其HBM4 DRAM模块制造基础芯片。在 2024 年欧洲技术研讨会上，台积电透露计划使用其先进的 12FFC+（12nm级）和 N5（5nm级）工艺技术生产这些基础芯片。台积电的 N5 逻辑制程技术将允许更密集的逻辑集成和更精细的互连间距，从而将内存直接放置在 CPU 和 GPU 上。相比之下，采用台积电 12FFC+ 工艺制造的基座芯片将实现经济高效的基座芯片，这些基片使用硅中介层将内存连接到主机处理器。